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department of electronic engineering
sogang university

일반공지

[DTL] Cadence Virtuoso를 이용한 Analog 회로설계 안내 2024.6.1(토)~2(일)
  • 2024.05.27
  • 262

 [DTL] Cadence Virtuoso를 이용한 Analog 회로설계 안내 

  

 

강의 제목

Cadence Virtuoso를 이용한 Analog 회로설계

구분

DTL구분: 툴교육, 분야: 회로설계, 수준: 중급, 형태: 실습

일자

2024-06-01() 6시간

2024-06-02() 6시간

(시간은 추후 공지)

신청기간

2024-5-28() 11시까지

강의 장소

D104

수강대상

3~4학년

(반도체전공트랙 3학년 우선)

강의 형태

대면(+비대면Zoom 혼합)

모집인원

선착순 30(오프라인 강의 및 실습 환경 제공)

그 외 신청 인원 (온라인 강의 제공, 실습 환경 미제공)

신청 방법

구글 지원서: https://forms.gle/vkqaKrqJ9HAEazeH7

선수과목

사전지식

전자회로I

준비물

-

학습목표: Cadence Tool 사용 능력 및 Analog IC 설계 능력 배양

강의개요: Cadence FULL-CUSTOM IC 설계기초 과정으로, 고속화, SoC화에 따른 최신 Full Custom 설계 동향 등의 내용을 공부하고, CMOS를 중심으로 기초적인 아날로그 회로에 대한 설계방법과 Layout design rule에 대한 이해, Layout technique과 기초 실습설계 CAD tools(Schematic, Layout, PVS(Assura), DRC/LVS을 통해 Analog IC 설계 능력을 배양함

활용 Tool
Cadence Virtuoso Schematic Editor_IC615
Cadence Virtuoso Layout Editor_IC615
Cadence Assura LVS , PVS(Assura) DRC_IC615

참고사항
출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
DTL 강좌 해당 여부: DTL강좌
마일리지 점수 부여

 

일자

2024-06-01()

2024-06-02()

시간

6시간/

(시간은 추후 공지)

강사

Cadence 국내 유일 공급 업체

(나인플러스)에서 직접 강의

내용

Cadence 기본 Setup Environment 관련 교육

GPDK 적용 방법 및 활용 방안 설명

Basic Schematic Capture

Symbol Generation and Editing

Layout Editor Basics

Creating and Editing Design

PVS(Assura) DRC/LVS

 

 

문의

반도체전공트랙사업단: 02-717-7010, semitrack@sogang.ac.kr